芯片工程師崗位職責(zé)（18篇范文）

第1篇 芯片工程師崗位職責(zé)

崗位職責(zé):

1. 負(fù)責(zé)基于uvm搭建驗證環(huán)境,完成rtl的驗證。

2. 若能夠獨立完成產(chǎn)品線數(shù)字mipi相關(guān)的前端和后端設(shè)計為佳。

任職資格:

1. 通信、電子等相關(guān)專業(yè)本科以上學(xué)歷;

2、熟練掌握芯片數(shù)字電路設(shè)計和驗證,理解asic設(shè)計流程;

3、熟悉verilog system verilog uvm驗證語言及驗證方法;

4、熟練應(yīng)用vcs、verdi、dc等工具,有相關(guān)經(jīng)驗者優(yōu)先;

5、熟悉spi、i2c等協(xié)議,有相關(guān)經(jīng)驗者優(yōu)先;

6、具備良好的溝通能力和團(tuán)隊合作精神。

第2篇 數(shù)字芯片工程師崗位職責(zé)

數(shù)字芯片設(shè)計工程師 主要職責(zé)

1.協(xié)助算法進(jìn)行功耗、面積的優(yōu)化

2.完成算法的rtl實現(xiàn)以及ut驗證工作

3.對已有電路進(jìn)行功能改進(jìn)和功耗、面積的優(yōu)化

4.協(xié)助fpga驗證、系統(tǒng)調(diào)試,配合軟件調(diào)試

要求

1.本科5年以上、碩士3年以上相關(guān)工作經(jīng)驗

2.精通verilog,深入理解asic設(shè)計流程,較強(qiáng)的rtl設(shè)計經(jīng)驗

第3篇 半導(dǎo)體芯片工程師崗位職責(zé)

半導(dǎo)體芯片設(shè)備經(jīng)理工程師工藝工程師 職位不限于一下,更多職位歡迎留言問詢

緊急:研發(fā)-設(shè)備技術(shù)經(jīng)理 各方向

diff pe缺depart 44級以上

設(shè)備 含封測設(shè)備等3年以上經(jīng)驗可應(yīng)聘 主機(jī)臺采購崗位

一、module

etch-ee

litho-ee

litho-pe

thin film-ee

diffusion-ee

wet-ee

二、pie:

pi,有經(jīng)理和以上層級的職缺

pie

mi量測

ye ,有經(jīng)理及以上層級的職缺

wya電性測試 有經(jīng)理和以上層級的職缺

三、td(職級可談)

etch-pe

litho-pe

thin film-pe

diffusion-pe

wet、cmp-pe

四、3d-ee

etch-ee

litho-ee

thin film-ee

diffusion-ee

wet-ee

六、q

al 失效分析

ehs

pqe

product qe

subcon qe

cqe 經(jīng)理

re head

qs

七:device

關(guān)鍵詞:fab,半導(dǎo)體 、 晶圓廠、 芯片 、 設(shè)備工程師、 設(shè)備經(jīng)理 、 section manager 、 工藝工程師、 工藝經(jīng)理、 ee工程師、 pe工程師、 diff(擴(kuò)散)、 furnace(爐管)、wet(濕刻)、imp(離子 注入)、rtp(快速熱處理) 、epi 、 tf薄膜 、 pvd(物理氣相淀積)、cvd(化學(xué)氣相淀積) etch(刻蝕)- wet干法蝕刻 dry濕法蝕刻 litho(光刻) cmp(化學(xué)機(jī)械研磨) as a td module engineer, you will be responsible for rapid deployment of innovative memory process technologies, drive development efforts prior to device ramp, define & execute effective actions to enable solutions required to hit key milestones & achieve the required performance within timelines.

1)process develop and continue improve,set up process requirement

2)process window enlarge

3)new tool evaluation

4)cycle time reduction and cost down

5)maintain process stable

任職資格

1.master degree or outstanding bachelor graduate:microelectronics, material, physical, or related majors

2.advanced understanding of tf、littho、wet、diff、etch、cmp、 processes.

3.must possess strong engineering knowledge of photo equipment, including: scanner/track and materials.

4.proficient in statistics, data analysis, design of experiments (doe). understanding of optics including the principles and application of immersion lithography, polarized illumination.

5.strong aptitude for research and development and ability to create production-worthy technologies.' 職位不限于一下,更多職位歡迎留言問詢

緊急:研發(fā)-設(shè)備技術(shù)經(jīng)理 各方向

diff pe缺depart 44級以上

設(shè)備 含封測設(shè)備等3年以上經(jīng)驗可應(yīng)聘 主機(jī)臺采購崗位

一、module

etch-ee

litho-ee

litho-pe

thin film-ee

diffusion-ee

wet-ee

二、pie:

pi,有經(jīng)理和以上層級的職缺

pie

mi量測

ye ,有經(jīng)理及以上層級的職缺

wya電性測試 有經(jīng)理和以上層級的職缺

三、td(職級可談)

etch-pe

litho-pe

thin film-pe

diffusion-pe

wet、cmp-pe

四、3d-ee

etch-ee

litho-ee

thin film-ee

diffusion-ee

wet-ee

六、q

al 失效分析

ehs

pqe

product qe

subcon qe

cqe 經(jīng)理

re head

qs

七:device

關(guān)鍵詞:fab,半導(dǎo)體 、 晶圓廠、 芯片 、 設(shè)備工程師、 設(shè)備經(jīng)理 、 section manager 、 工藝工程師、 工藝經(jīng)理、 ee工程師、 pe工程師、 diff(擴(kuò)散)、 furnace(爐管)、wet(濕刻)、imp(離子 注入)、rtp(快速熱處理) 、epi 、 tf薄膜 、 pvd(物理氣相淀積)、cvd(化學(xué)氣相淀積) etch(刻蝕)- wet干法蝕刻 dry濕法蝕刻 litho(光刻) cmp(化學(xué)機(jī)械研磨)

第4篇 芯片設(shè)計工程師崗位職責(zé)

1、 負(fù)責(zé)soc模塊設(shè)計及rtl實現(xiàn)。

2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。

3、 參與數(shù)字soc芯片模塊級的前端實現(xiàn),包括dc,pt,formality,dft(可測)設(shè)計,低功耗設(shè)計等。

4、 負(fù)責(zé)數(shù)字電路設(shè)計相關(guān)的技術(shù)節(jié)點檢查。

5、 精通tcl或perl腳本語言優(yōu)先。

崗位要求:

1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗,具有成功芯片流片經(jīng)驗優(yōu)先;

2、具備較強(qiáng)的溝通能力和團(tuán)隊合作意識。 主要職責(zé):

1、 負(fù)責(zé)soc模塊設(shè)計及rtl實現(xiàn)。

2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。

3、 參與數(shù)字soc芯片模塊級的前端實現(xiàn),包括dc,pt,formality,dft(可測)設(shè)計,低功耗設(shè)計等。

4、 負(fù)責(zé)數(shù)字電路設(shè)計相關(guān)的技術(shù)節(jié)點檢查。

5、 精通tcl或perl腳本語言優(yōu)先。

崗位要求:

1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗,具有成功芯片流片經(jīng)驗優(yōu)先;

2、具備較強(qiáng)的溝通能力和團(tuán)隊合作意識。

第5篇 芯片后端設(shè)計工程師崗位職責(zé)

工作職責(zé)

負(fù)責(zé)asic/soc芯片的物理實現(xiàn)及推動項目按時保質(zhì)完成,主要包括:主導(dǎo)floorplan,placement&routing,power planning,physical verification, top & block level timing closure; function and timing eco等方面的具體實現(xiàn)工作;負(fù)責(zé)與前端設(shè)計團(tuán)隊、foundry/design service/test&package/ip vendor的溝通,并推動所有問題按時解決;負(fù)責(zé)推動項目的后端整體進(jìn)度,并順利投片。

工作要求

一本全日制本科或碩士畢業(yè),從事芯片物理設(shè)計3年以上, 熟悉rtl設(shè)計和驗證基本流程;熟悉lint和cdc相關(guān)工具; 熟悉物理設(shè)計流程;具有豐富的頂層floorplan經(jīng)驗;具有豐富的placement&routing經(jīng)驗;具有l(wèi)ow power, dft, sta, em/ir-drop/si analysis, lec, physical verification, dfm等方面扎實的理論和實踐基礎(chǔ);具有28nm以下工藝節(jié)點流片經(jīng)驗者優(yōu)先。

第6篇 芯片工藝工程師崗位職責(zé)

1)process develop and continue improve,set up process requirement

2)process window enlarge

3)new tool evaluation

4)cycle time reduction and cost down

5)maintain process stable

任職資格

1.advanced understanding of tf、littho、wet、diff、etch、cmp、 processes.

2.must possess strong engineering knowledge of photo equipment, including: scanner/track and materials.

3.proficient in statistics, data analysis, design of experiments (doe). understanding of optics including the principles and application of immersion lithography, polarized illumination.

第7篇 芯片驗證工程師崗位職責(zé)

工作職責(zé):

本職位主要是負(fù)責(zé)搭建無線soc及ip相關(guān)數(shù)字產(chǎn)品的驗證測試環(huán)境,協(xié)同算法工程師和芯片設(shè)計工程師編寫芯片測試計劃并進(jìn)行數(shù)字仿真及驗證。

職位要求:

1. 碩士及以上學(xué)歷,電子工程、微電子、計算機(jī)、通信等相關(guān)專業(yè);

2. 熟悉數(shù)字芯片驗證流程、verilog語言及數(shù)字芯片ip的verilog驗證;

3. 能熟練運用c/c++及uvm/ovm驗證方法學(xué)進(jìn)行編程,熟悉perl/shell腳本;

4. 英語cet—4級以上,能夠熟練的閱讀英文開發(fā)資料;

5. 具備良好的文檔編寫能力和習(xí)慣,能夠編寫規(guī)范的概要和詳細(xì)設(shè)計文檔;

6. 具備良好的溝通與協(xié)調(diào)能力,良好的團(tuán)隊合作意識,強(qiáng)烈的責(zé)任感及進(jìn)取精神;

7. 有以下一項或多項經(jīng)驗者優(yōu)先:

a) 有assertion設(shè)計經(jīng)驗;

b) 有搭建基于uvm/ovm驗證平臺經(jīng)驗。

第8篇 芯片設(shè)計工程師崗位職責(zé)以及職位要求

芯片設(shè)計工程師職位要求

1.具有3年以上ic dft/邏輯綜合經(jīng)驗，具備40nm或28nm流片經(jīng)驗優(yōu)先；

2.熟練掌握相關(guān)eda軟件；

3.良好的文檔書寫能力，具備一定的英文讀、寫、聽、說能力；

4.具備良好的團(tuán)隊合作精神和協(xié)調(diào)溝通能力；

5.電子類相關(guān)專業(yè)本科或以上學(xué)歷。

芯片設(shè)計工程師崗位職責(zé)

1.邏輯綜合，形式驗證及靜態(tài)時序分析；

2.規(guī)劃芯片總體dft方案；

3.實現(xiàn)scan，boardary scan，bist和analog micro測試等機(jī)制，滿足測試覆蓋率要求；

4.測試向量生成及驗證，參與ate上測試向量的調(diào)試；

5.編寫文檔，實現(xiàn)資源、經(jīng)驗共享。

第9篇 芯片應(yīng)用工程師崗位職責(zé)

?與市場營銷,銷售和客戶合作,以支持評估/樣品申請和設(shè)計/設(shè)計活動

?與銷售和客戶合作,為組件的性能特性提供建議,并為應(yīng)用程序推薦特定設(shè)備

?確定客戶對特定應(yīng)用的要求,并推薦正確的解決方案

?創(chuàng)建和更新產(chǎn)品資料,以向客戶和銷售人員提供更多的產(chǎn)品技術(shù)信息;這將包括datasheet和應(yīng)用application note

?為公司fae和其他合作伙伴提供關(guān)鍵支持,以解決與公司產(chǎn)品的評估和設(shè)計相關(guān)的任何技術(shù)問題

?為客戶評估參考設(shè)計

?執(zhí)行板級測試,調(diào)整和優(yōu)化芯片射頻性能

?對射頻芯片內(nèi)部設(shè)計有一定程度的了解

?根據(jù)客戶需求進(jìn)行rf模擬,以支持客戶的要求,并推薦有助于產(chǎn)品選擇和采用的解決方案

?對公司射頻產(chǎn)品解決方案的性能特征進(jìn)行數(shù)據(jù)分析

?與設(shè)計工程師合作創(chuàng)建支持文檔,如數(shù)據(jù)表,評估板測試和應(yīng)用筆記

?支持客戶界面了解應(yīng)用程序需求,并確保在產(chǎn)品開發(fā)階段的技術(shù)可行性

?支持ate測試和產(chǎn)品資格

?競爭對手的產(chǎn)品分析

任職資格:

合格的候選人將持有bsee或msee,并具有最少5年的rf電路設(shè)計/測量經(jīng)驗。必須熟悉rf和微波測量和常用軟件工具。

?具有板級調(diào)諧和rf組件優(yōu)化的實踐經(jīng)驗

?具有微波測試設(shè)備的實踐經(jīng)驗,如頻譜分析儀,矢量網(wǎng)絡(luò)分析儀,信號發(fā)生器和功率計

?對物聯(lián)網(wǎng),bt,wifi,rf濾波器和pa使用的電路實踐經(jīng)驗

?使用最新通信標(biāo)準(zhǔn)(如wifi,bt)進(jìn)行測量的經(jīng)驗

?良好的組織能力和處理多項任務(wù)的能力,并設(shè)定優(yōu)先級以在快節(jié)奏的環(huán)境中實現(xiàn)目標(biāo)

?具有技術(shù)客戶溝通的經(jīng)驗

第10篇 芯片銷售工程師崗位職責(zé)

1.負(fù)責(zé)行業(yè)拓展以及行業(yè)攻關(guān)的板卡(開發(fā)板、核心板)銷售工作;

2.深度挖掘客戶需求、交流產(chǎn)品或項目方案,引導(dǎo)客戶需求,策劃專業(yè)解決方案達(dá)成長期合作成果;

3.及時完成與客戶的業(yè)務(wù)談判,簽訂合同及銷售回款等一系列工作。

崗位要求:

1.一年以上銷售經(jīng)驗,對移動互聯(lián)網(wǎng)、大數(shù)據(jù)、人工智能等領(lǐng)域的商業(yè)模式、技術(shù)現(xiàn)狀和趨勢有一定了解,有深厚的銷售積淀;

2.有電子元器件、ic方案銷售、板卡類銷售或硬件開發(fā)等工作經(jīng)驗者優(yōu)先;

3.具備此類項目售前、目標(biāo)制定和規(guī)劃、咨詢交付實施等相關(guān)經(jīng)驗;

4.具有獨立撰寫產(chǎn)品銷售方案的能力;

5.具備良好的人際溝通能力和流暢專業(yè)的表達(dá)技巧,能從口頭和書面幫助客戶清晰了解公司產(chǎn)品特點。

第11篇 數(shù)字芯片設(shè)計工程師崗位職責(zé)

數(shù)字芯片設(shè)計工程師 按項目需求,完成ic中數(shù)字控制接口等相關(guān)數(shù)字電路工作的設(shè)計

1、根據(jù)系統(tǒng)工程師的要求,設(shè)計相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c,spi,uart等)。

2、根據(jù)系統(tǒng)工程師的要求,設(shè)計相應(yīng)的寄存器控制模塊,校驗算法,狀態(tài)機(jī)。

3、熟悉后端流程,可將驗證完的rtl生成相關(guān)數(shù)字電路的gds。

4、完成相關(guān)數(shù)字電路模塊在fpga上的驗證,搭建mcu,fpga的驗證平臺,參與芯片的數(shù)字部分測試。

1、全日制本科或以上學(xué)歷,電子、電氣、自動化、計算機(jī)/軟件或相關(guān)專業(yè)。

2、有一定的數(shù)字電路基礎(chǔ),熟悉通用接口協(xié)議,如i2c,spi, uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗證。

3、能熟練使用nc verilog, modelsim等數(shù)字rtl設(shè)計工具,能自主開發(fā)簡單的控制狀態(tài)機(jī)等數(shù)字模塊。

4、熟悉cadence encounter,primetime等后端工具,若有后端設(shè)計經(jīng)驗,優(yōu)先考慮。

按項目需求,完成ic中數(shù)字控制接口等相關(guān)數(shù)字電路工作的設(shè)計

1、根據(jù)系統(tǒng)工程師的要求,設(shè)計相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c,spi,uart等)。

2、根據(jù)系統(tǒng)工程師的要求,設(shè)計相應(yīng)的寄存器控制模塊,校驗算法,狀態(tài)機(jī)。

3、熟悉后端流程,可將驗證完的rtl生成相關(guān)數(shù)字電路的gds。

4、完成相關(guān)數(shù)字電路模塊在fpga上的驗證,搭建mcu,fpga的驗證平臺,參與芯片的數(shù)字部分測試。

1、全日制本科或以上學(xué)歷,電子、電氣、自動化、計算機(jī)/軟件或相關(guān)專業(yè)。

2、有一定的數(shù)字電路基礎(chǔ),熟悉通用接口協(xié)議,如i2c,spi, uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗證。

3、能熟練使用nc verilog, modelsim等數(shù)字rtl設(shè)計工具,能自主開發(fā)簡單的控制狀態(tài)機(jī)等數(shù)字模塊。

4、熟悉cadence encounter,primetime等后端工具,若有后端設(shè)計經(jīng)驗,優(yōu)先考慮。

第12篇 芯片測試工程師崗位職責(zé)范本

1.負(fù)責(zé)跟蹤控制量芯片的測試。

2.負(fù)責(zé)解決量產(chǎn)測試過程中的問題。

3.協(xié)助測試pattern的調(diào)試。

4.根據(jù)產(chǎn)品需求編寫測試計劃,搭建測試環(huán)境。

第13篇 芯片研發(fā)工程師崗位職責(zé)

芯片研發(fā)工程師 1、碩士及以上學(xué)歷,半導(dǎo)體相關(guān)行業(yè)兩年工作經(jīng)驗;

2、了解半導(dǎo)體前后段工藝流程;

3、主要研發(fā)芯片、模組,懂電路設(shè)計。 1、碩士及以上學(xué)歷,半導(dǎo)體相關(guān)行業(yè)兩年工作經(jīng)驗;

2、了解半導(dǎo)體前后段工藝流程;

3、主要研發(fā)芯片、模組,懂電路設(shè)計。

第14篇 模擬芯片設(shè)計工程師崗位職責(zé)

模擬混合芯片設(shè)計工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 our client is global leader leader in analog/mix ic.

location: shanghai

responsibilities

·design, and validation of analog interface ics such as data converters (adc/dac), ldo, low noise amplifiers, bandgap, etc...

·design, and validation of high precision and performance, low power analog circuits

·providing technical guidance to layout, application, and validation engineers

·create through specifications, review documents, and follow established design flow to maximize first silicon success

requirements & education:

·master and above degree with at least 3 years of experience

·experienced in designing mixed-signal circuits in deep sub-micron processes

·experienced in low power, high performance precision analog mixed-signal designs including op-amps, comparators, bandgap references, ldos, pgas, audio mixers, analog volume controls, and sensor front-ends

第15篇 芯片測試工程師崗位職責(zé)

1. 根據(jù)產(chǎn)品spec對芯片的功能及性能進(jìn)行測試，制定測試測試及測試計劃

2. 搭建芯片測試平臺，進(jìn)行芯片產(chǎn)品進(jìn)行測試方案，測試工具及測試用例的準(zhǔn)備

3. 負(fù)責(zé)芯片功能，性能及可靠性的測試所需的軟件及硬件的設(shè)計及調(diào)試

4. 協(xié)助芯片設(shè)計工程師對芯片問題進(jìn)行分析定位，并進(jìn)行解決方案的有效性驗證

職位要求

1. 計算機(jī)，通訊，電子類專業(yè)，本科以上學(xué)歷，2年以上高速或射頻電路系統(tǒng)測試經(jīng)驗

2. 熟練掌握高速及射頻芯片測試流程，熟悉s參數(shù)，頻譜，眼圖，噪聲等測試方法

3. 熟練使用pna， 頻譜儀，bert， 高速示波器等高頻測試儀器

4. 具備芯片測試用控制軟件的編程能力(vb， python)及測試硬件的設(shè)計能。

5. 具有良好的組織學(xué)習(xí)能力、及溝通協(xié)調(diào)能力 工作職責(zé)

1. 根據(jù)產(chǎn)品spec對芯片的功能及性能進(jìn)行測試，制定測試測試及測試計劃

2. 搭建芯片測試平臺，進(jìn)行芯片產(chǎn)品進(jìn)行測試方案，測試工具及測試用例的準(zhǔn)備

3. 負(fù)責(zé)芯片功能，性能及可靠性的測試所需的軟件及硬件的設(shè)計及調(diào)試

4. 協(xié)助芯片設(shè)計工程師對芯片問題進(jìn)行分析定位，并進(jìn)行解決方案的有效性驗證

職位要求

1. 計算機(jī)，通訊，電子類專業(yè)，本科以上學(xué)歷，2年以上高速或射頻電路系統(tǒng)測試經(jīng)驗

2. 熟練掌握高速及射頻芯片測試流程，熟悉s參數(shù)，頻譜，眼圖，噪聲等測試方法

3. 熟練使用pna， 頻譜儀，bert， 高速示波器等高頻測試儀器

4. 具備芯片測試用控制軟件的編程能力(vb， python)及測試硬件的設(shè)計能。

5. 具有良好的組織學(xué)習(xí)能力、及溝通協(xié)調(diào)能力

第16篇 數(shù)字芯片驗證工程師崗位職責(zé)、要求

數(shù)字芯片驗證工程師職位要求

1. 本科3年，碩士2年以上soc驗證經(jīng)驗；

2. 熟悉verilog語言及仿真技術(shù)；

3. 熟悉systemverilog和uvm；

4. 熟悉c/c++語言，熟悉linux下shell/perl/python等腳本編程；

5. 具有以下一種或多種驗證經(jīng)驗優(yōu)先，soc總線協(xié)議(amba， ocp等)，ip驗證經(jīng)驗者優(yōu)先(ethernet， usb， i2c，i2s ，spi ，uart等)，有數(shù)?；旌戏抡娼?jīng)驗。

數(shù)字芯片驗證工程師崗位職責(zé)

1.參與ip和soc的數(shù)字部分功能仿真驗證和fpga原形驗證；

2.根據(jù)設(shè)計規(guī)范制定驗證方案；

3.編寫和維護(hù)測試用例，完成回歸測試；

4.驗證環(huán)境及平臺的開發(fā)與維護(hù)。

第17篇 芯片設(shè)計驗證工程師崗位職責(zé)

芯片設(shè)計驗證工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 soc 芯片設(shè)計驗證工程師 asic verification engineer

position: ic design verification engineer, or above level

location: shanghai

responsibilities:

-understanding the expected functionality of designs.

-developing testing and regression plans.

-verification with verilog / system verilog / uvm

-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage.

-designing and developing verification environment.

-running rtl and gate-level simulations/regression.

-code/functional coverage development, analysis and closure.

requirements:

-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.

-system verilog, vmm/ovm/uvm verification methdology.

-industry standard asic design and verification

-master's degree with 5+ years of experience

第18篇 芯片物理設(shè)計工程師崗位職責(zé)

芯片物理設(shè)計工程師 九州華興集成電路設(shè)計(北京)有限公司 九州華興集成電路設(shè)計(北京)有限公司,九州華興,九州華興 work with frond-end design team and physical design team for large scale asic chip physical implementation ( hierarchical design ). include top level physical partition , block sizing and shaping , block port assignment, power planning , top/block level p&r implementation .

work for project high quality and on time delivery.

responsibilities :

1. responsible for verilog to gds implementation , power signoff ,area evaluation ,timing closure ,sta,physical verification

2. experienced in eda tools (e.g. synopsys ,candence , mentor etc)

3. critical issue resolve on top congestion or timing issues.

4. better be expert on one or more aspect like : clock tree synthesis /power/physical verification.

skills and knowledge:

1. good knowledge for synthesis , floorplan , place-and-route , timing closure , dfm , dft, power analysis, signal integrity analysis , hierarchical flow

2. good at using script processing.(tcl、perl……)

3. project tapeout experience is needed

4. 28nm and beyond (advanced node) tapeout experience is a good plus.

5. strong verbal communication and interpersonal skills to work closely with a variety of individual

6. team work spirit

qualifications

education and experience

msee with 3+ years or bachelor with 5+ of industrial experience of deep submicron digital asic design.